S71WS512N

S71WS512N to S71WS512P Migrating from the S71WS512N to the S71WS512P Application Note by Daisuke Nakata 1. Introduction Migrating from the S71WS512N to the monolithic S71WS512P is a simple process; however, the user should be aware of a few differences between these two parts. These differences are the result of the S71WS512N using two S29WS256N die in series while the S71WS512P uses a single S29WS512P configuration. This application note describes these differences in detail so users currently using the S71WS512N configuration can plan ahead and include the necessary software to ensure a smooth migration to the S71WS512P. Both software and hardware considerations are covered. Table 1.1 shows a comparison of the key features between the two flash device cores. Table 1.1 Comparison of Key Features Futures Technology Process Rule VCC VIO (VCCQ) Max Density Configuration Register Sector Architecture Bank Architecture Bank Size Boot Option Common Flash Interface (CFI) Simultaneous Read/Write Asynchronous Read Mode Page Mode Read Page Size Synchronous (Burst) Read Mode Burst Frequency Burst Length Single Word / Write Buffer Program Write Buffer Size Program Suspend / Program Resume Sector Erase / Chip Erase Erase Suspend / Erase Resume Unlock Bypass / Fast Mode Accelerated Program / Chip Erase Sector Protection Secured Silicon Area S29WS256N MirrorBit ™ S29WS512P MirrorBit™ 90 nm 1.70 V to 1.95 V =VCC 512 Mb CR0.0 - CR0.15, CR1.0 - CR1.15 16 K-words Small Sector 64 K-words Large Sector 16 Bank Structure 4 Mb Top / Bottom / Dual Yes Yes Yes Yes 8-words Yes 54 MHz / 66 MHz / 80 MHz / 108 MHz 8 / 16 / 32 Continuous Yes 32-words Yes Yes Yes Yes Yes Hardware: WP# Software: ASP 128-words factory locked 128-words customer lockable 110 nm 1.70 V to 1.95 V =VCC 256 Mb CR0-CR15 16 K-words Small Sector 64 K-words Large Sector 16 Bank Structure 2 Mb Top / Bottom / Dual Yes Yes Yes Yes 4-words Yes 54 MHz / 66 MHz / 80 MHz 8 / 16 / 32 Continuous Yes 32-words Yes Yes Yes Yes Yes Hardware: WP# Software: ASP 128-words factory locked 128-words customer lockable Publication Number 2xWS-N_to_WS-P_AN Revision 01E Issue Date October 3, 2006 Application Note 2. Performance Characteristics The 90 nm MirrorBit™ technology, on which the S29WS512P is based, allows performance improvements over the S29WS256N, which is based on 110 nm MirrorBit technology. Table 2.1 shows the performance comparison between the two devices. Table 2.1 Performance Comparison Access Time Read Access Time VCC=1.70 V to 1.95 V CL=30pF Max. Async. Access (tACC) Max. Async. Page Access (tPACC) Max. Sync. Burst Access (tBACC) Typ Single Word Programming Time Max (See Note) Typ Total 32-Words Buffer Programming Time Max (See Note) Typ Effective Word Programming Time Max (See Note) Typ Sector Erase Time Max (See Note) 2000 ms: 16 K-words 3500 ms: 64 K-words 1750 ms: 16 K-words 3000 ms: 64 K-words 94 µs 150 ms: 16 K-words 600 ms: 64 K-words 30 µs 150 ms: 16 K-words 600 ms: 64 K-words 3000 µs 9.4 µs 960 µs 6 µs 400 µs 300 µs 150 µs 192 µs S29WS256N 80 ns 20 ns 9 ns 40 µs S29WS512P 80 ns 20 ns 7 ns 30 µs Note: Under worst case conditions of 90°C. VCC = 1.70 V. 100,000 cycles. 3. Electrical Specification Changes I/O Descriptions - Package and Pin Layout There are also a few hardware changes required for the migration. Since the entire S29WS512P is addressed with a single chip select, address line A24 has to be connected. Note that some systems may require a pull down resistor on A24. The two block diagrams in Figure 3.1 illustrate these changes. Figure 3.1 Block Diagrams F-VCC Flash-only Address Shared Address CLK WP# ACC F1-CE# OE# WE# F-RST# AVD# F2-CE# R-VCC 22 VCC CLK CE# WE# OE# UB# LB# VCCQ 16 VID DQ15 to DQ0 CLK WP# ACC Flash 1 CE# OE# WE# RESET# AVD# Flash 2 RDY RDY VSS VCC A0-A22 A0-A22 A23 A24 (Note) DQ0-DQ15 DQ0-DQ15 22 16 A23 DQ15 to DQ0 A24 (Note) CLK AVD# F-CE# F-OE# F-RST# F-ACC F-WP# F-WE# CLK AVD# CE# OE# RESET# ACC WP# WE# WS512P Flash Memory RDY VSS RDY/WAIT VSS VCC VCCQ F-VCC VCCQ I/O15 to I/O0 pSRAM WAIT# VSSQ A0-A22 R-CE1# CLK DQ0-DQ15 R-UB# R-LB# R-CE2 R-CRE R-CE# R-OE# R-LB# R-UB# R-WE# R-CRE AVD# CE# OE# LB# UB# WE# CRE 128Mb CellularRAM Memory WAIT# AVD# CRE# VSS VCC VCCQ R-VCC S71WS-N Note: Pull down resistor may be required for some systems. S71WS-P 2 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006 Application Note VCC and VCCQ Ramp On the WS512P, VCC and VCCQ (VIO) must ramp up simultaneously. This restriction is not required on the S71WS512N. Regarding VCC ramp rates, the WS512P places no restriction on VCC; (Some earlier revisions of the WS256N required the ramp rate to be greater than 1 V/100 µs, or a RESET pulse would have to be issued. Table 3.1 shows parameters that have been changed in the S29WS512P. Table 3.1 VCC / RESET# / CE# Timing Parameter Comparison Parameter tVCS tRPH Description VCC Setup Time RESET# Low to CE# Low S29WS256N 1 ms N/A S29WS512P 30 µs 10 µs 4. Basic Architectural Changes 4.1 Sector Architecture Both the S29WS256N and the S29WS512P feature sectors of the same size, that is, 128 KB sectors and the smaller 32 KB (boot) sectors. However, the S71WS512N contains a total of 16 small flash sectors, while the S71WS512P contains only 8 small flash sectors. Figure 4.1 illustrates this. Figure 4.1 Flash Sector Architecture of the S71WS256N and S71WS512P S71WS256N 32KB 32 KB 32KB 32KB S71WS512P 32KB 32KB 32KB 32KB 254 128KB sectors 32KB 32KB 32KB 32KB 32KB 32KB 32KB 32KB 510 128KB sectors 254 128KB sectors 32KB 32KB 32KB 32KB 32KB 32KB 32KB 32KB October 3, 2006 2xWS-N_to_WS-P_AN_01E S71WS512N to S71WS512P 3 Application Note When designing software compatible with both devices, users must account for the 8 additional boot sectors in the S71WS256N, situated logically in the middle of the sector map. 4.2 Bank Architecture The flash core of the S71WS512N consists of a total of 32 banks, each of which is 2 MB. The flash core of the S71WS512P contains a total of 16 banks, each of which is 4 MB. This variation may be important to consider in cases where the simultaneous read/write feature of the devices is being used to ensure that the proper bank boundaries are accounted for in both cases. 4.3 Chip select Since the S71WS512N employs two chip selects (one chip select addresses one 32 MB region), it is possible to configure the address range to be non-contiguous for the two 32 MB regions. However, the S71WS512P is a monolithic device that can be addressed with only one chip select and has a contiguous address range. If the S71WS512N is configured with an address gap after the first 32 MB, users must ensure that the software can also handle a contiguous address range in the S71WS512P. 4.4 Burst Configuration Register The S71WS512N has two configuration registers (see Table 4.1) of the same type (one in each die) that need to be configured individually for proper operation of the device. The S71WS512P has two different types of configuration registers. The S71WS512P has an additional configuration register (see Table 4.2) in which two bit fields are used. CR1.0 is used to provide additional programmable wait states. In addition, CR 0.6, can be used to select zero hold mode. Finally, the configuration registers must be programmed in order (CR0 first and then CR1) or programming will be ignored. Table 4.1 S29WS256N Configuration Register CR Bit CR 15 Set Device Read Mode Function 0: Burst Read Mode 1: Asynchronous Read Mode 0: All Others 1: S29WS256N at 6 or 7 Wait Settings 2nd CR 13 CR 12 CR 11 CR 10 CR 9 CR 8 CR 7 CR 6 CR 5 CR 4 CR 3 RDY Polarity Reserved RDY Reserved Reserved Reserved Reserved Burst Wrap Around Programmable Wait State 0 0 0 3rd 0 0 1 4th 0 1 0 5th 0 1 1 6th 1 0 0 7th 1 0 1 0: RDY signal active LOW 1: RDY signal active HIGH (Default) 1: Default 0: RDY active 1-clock cycle before data 1: RDY active with data 1: Default 1: Default 0: Default 0: Default 0: No Wrap Around Burst 1: Wrap Around Burst (Default) Continuous (Default) CR 2 CR 1 CR 0 Burst Length 0 0 0 8-Word Linear Burst 0 1 0 16-Word 32-Word Linear Burst Linear Burst 0 1 1 1 0 0 Initial data is valid on the 2nd (3rd, 4th...9th) rising CLK edge after addresses are latched. Settings CR 14 Reserved 4 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006 Application Note Table 4.2 S29WS512P Configuration Register CR Bit CR 0.15 Set Device Read Mode Function 0: Burst Read Mode 1: Asynchronous Read Mode 0: Reserved 1: Reserved (Default) 2nd CR 1.0 CR 0.13 CR 0.12 CR 0.11 CR 0.10 CR 0.9 CR 0.8 CR 0.7 CR 0.6 CR 0.5 CR 0.4 CR 0.3 RDY Polarity Reserved RDY Reserved Mode of Operation Data Rate RDY Function Burst Wrap Around Programmable Wait State 0 0 0 0 3rd 0 0 0 1 4th 0 0 1 0 5th 0 0 1 1 6th 0 1 0 0 7th 0 1 0 1 8th 1 0 0 0 9th 1 0 0 1 0: RDY signal active LOW 1: RDY signal active HIGH (Default) 1: Default 0: RDY active 1-clock cycle before data 1: RDY active with data 1: Default 0: Zero Hold Mode 1: Legacy Mode (Default) 0: Default 0: Default 0: No Wrap Around Burst 1: Wrap Around Burst (Default) Continuous (Default) CR 0.2 CR 0.1 CR 0.0 CR 1.15 CR 1.14 CR 1.13 CR 1.12 CR 1.11 CR 1.10 CR 1.9 CR 1.8 CR 1.7 CR 1.6 CR 1.5 CR 1.3 CR 1.2 CR 1.1 Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Reserved Burst Length 0 0 0 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 1: Default 8-Word Linear Burst 0 1 0 16-Word Linear Burst 0 1 1 32-Word Linear Burst 1 0 0 Initial data is valid on the 2nd (3rd, 4th...9th) rising CLK edge after addresses are latched. Settings CR 0.14 Reserved October 3, 2006 2xWS-N_to_WS-P_AN_01E S71WS512N to S71WS512P 5 Application Note Table 4.3 Configuration Register Access Command Comparison Bus Cycles First Command Set Configuration Register S29WS256N Read Configuration Register Set Configuration Register S29WS512P Read Configuration Register 4 555 AA 2AA 55 555 C6 X0 or X1 CR0 or CR1 4 5 555 555 AA AA 2AA 2AA 55 55 555 555 C6 D0 X00 X00 CR CR0 X01 CR1 Second Addr 2AA Third Addr 555 Fourth Addr X00 Fifth Addr Data Sixth Addr Data Cycles 4 Addr 555 Data AA Data 55 Data D0 Data CR Figure 4.2 shows an example of how to set the configuration register for 80 MHz 8-Burst with Wrap Read (7Wait), RDY Active-H 1 cycle prior. Figure 4.2 Example Configuration Register Settings Byte Address Word Address Byte Address Word Address Cycle Operation Data Cycle Operation Data 4.5 Page Mode Read Both devices are capable of page mode reads, which provides random read access speed for locations within a page. Table 4.4 shows the page size comparison differences between the S71WS512N and the S71WS512P. 6 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006 Application Note Table 4.4 Page Size Comparison Description Page Size Note: Supports 8-word cache fill. S71WS256N 4-word S71WS512P 8-word (See Note) 4.6 Autoselect Device ID For ease of identification, the two devices have separate device ID codes (see Table 4.5). The Device ID can be retrieved using the Autoselect command sequence. Table 4.5 Device ID Comparison Description Device ID, Word 1 Device ID, Word 2 Device ID, Word 3 Autoselect Address (BA) + 01h (BA) + 0Eh (BA) + 0Fh Read Data (S71WS512N) 227Eh 2230h 2200h Read Data (S71WS512P) 227Eh 223Dh - Single CE 2200h 4.7 Write Buffer Programming The S71WS512P limits the user to loading addresses starting from the minimum address in a sequential order when using write buffer programming, while the S71WS256N is a little more flexible, allowing addresses to be loaded non-sequentially. 4.8 CFI Since these two devices differ in performance, device geometry and other features, some entries in their corresponding CFI tables are different. Those entries that are different in the two devices are listed in Table 4.6. Table 4.6 CFI Comparison Address 0x1Fh 0x23h 0x24h 0x27h 0x31h - 0x34h 0x45h 0x4A 0x4c 0x4f 0x52h 0x58-0x67 Typical timeout per single byte/word write Max timeout for byte/word write Max timeout for buffer write Device Size Erase Block Region 2 information Silicon Technology Simultaneous operation; Number of sectors in all banks except boot bank Page Mode Type Top/Bottom Boot Sector Flag Secured Silicon Sector (customer OTP area) size Region Information for all banks – sectors in each bank Description 4.9 Summary While the majority of the command set and features relevant to software remain consistent between the S71WS512N and S71WS512P, users should consider the differences outlined in this application note to ensure a smooth migration path without the need to change software. October 3, 2006 2xWS-N_to_WS-P_AN_01E S71WS512N to S71WS512P 7 Application Note 5. Appendix 1 This section details parameter comparisons between the S29WS256N and the S29WS512P. Table 5.1 Absolute Maximum Ratings S29WS256N Parameter Storage Temperature Plastic Packages Ambient Temperature with Power Applied Voltage with Respect to Ground: All Inputs and I/Os except as noted below VCC ACC Output Short Circuit Current Max -65°C to +150°C -65°C to +125°C -0.5 V to VCC + 0.5 V -0.5 V to 2.5 V -0.5 V to 2.5 V 100 mA Parameter Storage Temperature Plastic Packages Ambient Temperature with Power Applied Voltage with Respect to Ground: All Inputs and I/Os except as noted below VCC ACC Output Short Circuit Current S29WS512P Max -65°C to +150°C -65°C to +125°C -0.5 V to VCC + 0.5 V -0.5 V to 2.5 V -0.5 V to 2.5 V 100 mA Table 5.2 Operating Ranges S29WS256N Parameter Ambient Temperature (TA) VCC Supply Voltages Max -25°C to +85°C +1.70 V to + 1.95 V Parameter Ambient Temperature (TA) VCC Supply Voltages S29WS512P Max -25°C to +85°C +1.70 V to + 1.95 V 8 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006 Application Note Table 5.3 S29WS256N DC Characteristics Parameter ILI ILO Description Input Load Circuit Output Leakage Current 54 MHz VCC Active Burst Read Current: Burst Length = 8 66 MHz 80 MHz 108 MHz 54 MHz VCC Active Burst Read Current: Burst Length = 16 ICCB VCC Active Burst Read Current: Burst Length = Continuous 66 MHz 80 MHz 108 MHz 54 MHz 66 MHz 80 MHz 108 MHz 54 MHz VCC Active Burst Read Current: Burst Length = 8 66 MHz 80 MHz 108 MHz 10 MHz ICC1 VCC Active Asynchronous Read Current 5 MHz 1 MHz ICC2 VCC Active Write Current VACC VCC VACC VCC 27 28 30 — 28 30 32 — 29 32 34 — 32 35 38 — 34 17 4 1 24 1 20 70 50 2 10 VACC VCC Input Low Voltage Input High Voltage Output Low Voltage Output High Voltage Voltage for Accelerated Program Low VCC Lock-out Voltage VCC 8.5 9.5 1.4 -0.5 VCC - 0.4 6 14 Note Min. Typ Max +1 +1 54 60 66 — 48 54 60 — 42 48 54 — 36 42 48 — 45 26 7 5 52.5 5 70 250 60 70 15 20 20 0.4 VCC + 0.4 0.1 Unit µA µA mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA mA µA mA µA µA µA µA µA mA mA mA V V V V V V ICC3 ICC4 ICC5 ICC6 ICC7 IACC VIL VIH VOL VOH VHH VLKO VCC Standby Current VCC Reset Current VCC Active Current (Read While Write) VCC Sleep Current VCC Active Page Read Current 4words Accelerated Program Current October 3, 2006 2xWS-N_to_WS-P_AN_01E S71WS512N to S71WS512P 9 Application Note Table 5.4 S29WS512P DC Characteristics Parameter ILI ILO Description Input Load Circuit Output Leakage Current 54 MHz VCC Active Burst Read Current: Burst Length = 8 66 MHz 80 MHz 108 MHz 54 MHz VCC Active Burst Read Current: Burst Length = 16 ICCB VCC Active Burst Read Current: Burst Length = Continuous 66 MHz 80 MHz 108 MHz 54 MHz 66 MHz 80 MHz 108 MHz 54 MHz VCC Active Burst Read Current: Burst Length = 8 66 MHz 80 MHz 108 MHz 10 MHz ICC1 VCC Active Asynchronous Read Current 5 MHz 1 MHz ICC2 VCC Active Write Current VACC VCC VACC VCC — — — 36 — — — 32 — — — 28 — — — 24 40 20 10 1 20 1 20 30 40 5 10 VACC VCC Input Low Voltage Input High Voltage Output Low Voltage Output High Voltage Voltage for Accelerated Program Low VCC Lock-out Voltage VCC - 0.1 8.5 9.5 1.4 -0.5 VCC - 0.4 7 15 Note Min. Typ Max +1 +1 — — — 54 — — — 48 — — — 42 — — — 36 80 40 20 5 40 5 40 60 60 20 15 10 20 0.4 VCC + 0.4 0.1 Unit µA µA — — — mA — — — mA — — — mA — — — mA mA mA mA µA mA µA µA µA µA µA mA mA mA V V V V V V ICC3 ICC4 ICC5 ICC6 ICC7 IACC VIL VIH VOL VOH VHH VLKO VCC Standby Current VCC Reset Current VCC Active Current (Read While Write) VCC Sleep Current VCC Active Page Read Current 4words Accelerated Program Current 10 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006 Application Note Table 5.5 DC Characteristics Comparison DC Characteristics Ambient Temperature Supply Voltage VIL (Input Low Voltage): VCC = 1.8 V VIH (Input High Voltage): VCC = 1.8 V VOL (Output Low Voltage): IOL = 100 µA, VCC = VCCmin = VCC VOH (Output High Voltage): IOL =100 µA, VCC = VCCmin = VCC VHH (Voltage for Accelerated Program) VLKO (Low Vcc Lock-out Voltage) Standby Async. Read 54 MHz VCC Active Current VCC =1.70-1.95 V Page Read Burst Read 8-word Max-Freq. Burst Read 16-word Max-Freq Prog/Erase Current S29WS256N -25°C to 85°C +1.70 V to +1.95 V -0.5 V / 0.4 V (Typ/Max) S29WS512P -25°C to 85°C +1.70 V to +1.95 V -0.5 V / 0.4 V (Typ/Max) VCC - 0.4 V / VCC + 0.4 V (Typ/Max) VCC - 0.4 V / VCC + 0.4 V (Typ/Max) 0.1 V (Max) VCC (Min) 8.5 V - 9.5 V (Min/Max) 1.4 V (Max) 20 mA/70 mA (Typ/Max) 17 mA/26 mA (Typ/Max) 10 mA/15 mA (Typ/Max) 80 MHz: 30 mA/66 mA (Typ/Max) 80 MHz: 32 mA/60 mA (Typ/Max) 24 mA/52.5 mA (Typ/Max) 0.1 V (Max) VCC - 0.1 V (Min) 8.5 V - 9.5 V (Min/Max) 1.4 V (Max) 20 mA/40 mA (Typ/Max) 20 mA/40 mA (Typ/Max) 10 mA/15 mA (Typ/Max) 108 MHz: 36 mA/54 mA (Typ/Max) 108 MHz: 32 mA/48 mA (Typ/Max) 20 mA/40 mA (Typ/Max) 6. AC Characteristics Table 6.1 S29WS256N Asynchronous Read Parameter tCE tACC tAVDP tAAVDS tAAVDH tOE tOEH tOEZ tCAS tPACC Description Access Time from CE# Low Asynchronous Access Time AVD# Low Time Address Setup Time to Rising Edge of AVD# Address Hold Time from Rising Edge of AVD# Output Enable to Output Valid Read Output Enable Hold Time Toggled and Data# Polling Output Enable to High Z CE# Setup Time to AVD# Intra Page Access Time Mode — — — — — — — — — — — Max Max Min Min Min Max Min Min Max Min Max 7 13.5 0 10 10 0 — 54 MHz 66 MHz 80 80 8 4 6 80 MHz 108 MHz — — — — — — — — — — Unit ns ns ns ns ns ns ns ns ns ns ns October 3, 2006 2xWS-N_to_WS-P_AN_01E S71WS512N to S71WS512P 11 Application Note Table 6.2 S29WS512P Asynchronous Read Parameter tCE tACC Description Access Time from CE# Low Legacy Zero Hold Asynchronous Access Time Legacy tAVDP tAAVDS AVD# Low Time Address Setup Time to Rising Edge of AVD# Legacy tAAVDH Zero Hold Address Hold Time from Rising Edge of AVD# Legacy tOE tOEH tOEZ tCAS tPACC Output Enable to Output Valid Read Output Enable Hold Time Output Enable to High Z CE# Setup Time to AVD# Intra Page Access Time Toggled and Data# Polling Min Max Min Min Max Min Max 0 10 10 0 20 0 10 10 0 20 0 0 6 0 10 10 0 20 0 6 7 0 20 0 0 ns ns ns ns ns ns ns Min Min 8 7 8 6 8 6 7.5 4 ns ns — Zero Hold Min Min 8 4 8 4 Max 80 8 4 7.5 3.5 ns ns Mode Zero Hold Max 80 83 ns 54 MHz 66 MHz 80 MHz 83 ns 108 MHz Unit Table 6.3 S29WS256N Synchronous Burst Read Parameter tIACC tBACC tACS tACH tBDH tRDY = tCR tOE tCEZ tOEZ tCES tRACC tCAS tAVC tAVD Description Synchronous Access Time Burst Access Time Valid Clock to Output Delay Address Setup Time to Clock Address Hold Time from Clock Data Hold Time Chip Enable to RDY Active Output Enable to RDY Low Chip Enable to High Z Output Enable to High Z CE# Setup Time to Clock Ready Access Time from Clock CE# Setup Time to AVD# AVD# Low to Clock Setup Time AVD# Pulse Mode Max Max Min Min Min Max Max Max Max Min Max Min Min Min 13.5 13.5 5 7 4 13.5 13.5 10 10 4 11.2 0 4 8 9 11.2 11.2 54 MHz 66 MHz 80 11.2 4 6 3 9 9 80 MHz 108 MHz — — — — — — — — — — — — — — Unit ns ns ns ns ns ns ns ns ns ns ns ns ns ns 12 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006 Application Note Table 6.4 S29WS512P Synchronous Burst Read Parameter tIACC tBACC tACS Description Synchronous Access Time Zero Hold Burst Access Time Valid Clock to Output Delay Legacy Address Setup Time to Clock Zero Hold Legacy tACH tBDH tRDY = tCR tOE tCEZ tOEZ tCES tRACC tCAS tAVC tAVD Address Hold Time from Clock Zero Hold Data Hold Time Chip Enable to RDY Active Output Enable to RDY Low Chip Enable to High Z Output Enable to High Z CE# Setup Time to Clock Ready Access Time from Clock CE# Setup Time to AVD# AVD# Low to Clock Setup Time AVD# Pulse Min Max Max Max Max Min Max Min Min Min 13.5 10 10 4 13.5 0 4 8 11.2 10 10 4 11.2 0 4 8 Min 0 4 0 3 7 9 10 10 4 9 0 4 8 7 7 7 3.5 6 0 5 6 0 3 0 2 ns ns ns ns ns ns ns ns ns ns Min 6 6 6 6 6 5 6 5 ns Max 13.5 5 11.2 4 83 9 4 7 3.5 ns ns Mode Legacy Max 54 MHz 66 MHz 80 MHz 80 ns 108 MHz Unit October 3, 2006 2xWS-N_to_WS-P_AN_01E S71WS512N to S71WS512P 13 Application Note Table 6.5 S29WS256N Erase / Programming Performance Parameter JEDEC tAVAV tAVWL Standard tWC tAS Write Cycle Time Synchronous Address Setup Time Asynchronous Synchronous tWLAX tAH tAVDP tDVWH tWHDX tGHWL tDS tDH tGHWL tCAS tWHEH tWLWH tWHWL tCH tWP tWPH tSR/W tVID tVIDS tELWL tCS tAVSW tAVHW tAVSC tAVHC tSEA tESL tPSL tASP tPSP tCSW tWEP Address Hold Time Asynchronous AVD# Low Time Data Setup Time Data Hold Time Read Recovery Time Before Write CE# Setup Time to AVD# CE# Hold Time Write Pulse Width Write Pulse Width High Latency Between Read and Write Operations VACC Rise and Fall Time VACC Setup Time (During Accelerated Programming) CE# Setup Time to WE# AVD# Setup Time to WE# AVD# Hold Time to WE# AVD# Setup Time to CLK AVD# Hold Time to CLK Sector Erase Accept Time-out Erase Suspend Latency Program Suspend Latency Toggle Time During Erase within a Protected Sector Toggle Time During Programming Within a Protected Sector Clock Setup Time to WE# Noise Pulse Margin on WE# Min Min Min Min Min Min Min Min Min Min Min Min Min Min Min Min Max Max Max Typ Typ Min Max 45 0 0 0 0 30 20 0 500 1 5 5 5 5 5 50 20 20 0 0 5 3 Min 20 8 20 — — — — — — — — — — — — — — — — — — — — — — — — ns ns ns ns ns ns ns ns ns ns µs ns ns ns ns ns µs µs µs µs µs ns ns Min 0 9 — — ns ns Description Min 54 MHz 66 MHz 80 5 80 MHz 108 MHz — — Unit ns ns 14 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006 Application Note Table 6.6 S29WS512P Erase / Programming Performance Parameter JEDEC tAVAV Standard tWC Write Cycle Time Synchronous (Legacy Mode) Asynchronous (Legacy Mode) tAVWL tAS Address Setup Time Synchronous (Zero Hold Mode) Asynchronous (Zero Hold Mode) Synchronous (Legacy Mode) Asynchronous (Legacy Mode) tWLAX tAH Address Hold Time Synchronous (Zero Hold Mode) Asynchronous (Zero Hold Mode) tAVDP tDVWH tWHDX tGHWL tDS tDH tGHWL tCAS tWHEH tWLWH tWHWL tCH tWP tWPH tSR/W tVID tVIDS tELWL tCS tAVSW tAVHW tAVSC AVD# Low Time Data Setup Time Data Hold Time Read Recovery Time Before Write CE# Setup Time to AVD# CE# Hold Time Write Pulse Width Write Pulse Width High Latency Between Read and Write Operations VACC Rise and Fall Time VACC Setup Time (During Accelerated Programming) CE# Setup Time to WE# AVD# Setup Time to WE# AVD# Hold Time to WE# Legacy Mode AVD# Setup Time to CLK Zero Hold Mode Legacy Mode tAVHC tSEA tESL tPSL tASP tPSP tCSW tWEP AVD# Hold Time to CLK Sector Erase Accept Time-out Erase Suspend Latency Program Suspend Latency Toggle Time During Erase within a Protected Sector Toggle Time During Programming Within a Protected Sector Clock Setup Time to WE# Noise Pulse Margin on WE# Zero Hold Mode Min 0 Min Min Min Typ Typ — Max 0 50 20 20 0 0 — 3 0 0 µs µs µs µs µs — ns Min 6 5 6 5 6 5 6 3 ns Min Min Min Min Min Min Min Min Min Min Min Min Min Min 5 5 Min 0 0 0 0 6 20 0 0 0 0 25 20 0 500 1 4 4 4 5 3 ns 0 0 0 0 ns ns ns ns ns ns ns ns ns ns µs ns ns ns Min 9 6 7 7 9 6 7 7 9 6 6 6 6 6 5 5 ns Description Min 5 2 5 2 54 MHz 66 MHz 60 5 2 3.5 2 ns 80 MHz 108 MHz Unit ns October 3, 2006 2xWS-N_to_WS-P_AN_01E S71WS512N to S71WS512P 15 Application Note 7. Appendix 2 Table 7.1 Wait State Requirements S29WS256N Wait State Requirement 2 3 4 5 6 7 — — Max Frequency 0.1 MHz < Freq ≤ 14 MHz 14 MHz < Freq ≤ 27 MHz 27 MHz < Freq ≤ 40 MHz 40 MHz < Freq ≤ 54 MHz 54 MHz < Freq ≤ 67 MHz 67 MHz < Freq ≤ 80 MHz 80 MHz < Freq ≤ 95 MHz 95 MHz < Freq ≤ 108 MHz S29WS512P Wait State Requirement 2 3 4 5 6 7 8 9 Figure 7.1 Latency Table for Initial Wait S29WS256N Initial Start Waits Address 0x*0 2 0x*1 3 0x*2 4 0x*3 5 0x*4 6 0x*5 7 0x*6 0x*7 Initial Start Waits Address 0x*0 0x*1 0x*2 0x*3 2 0x*4 0x*5 0x*6 0x*7 0x*0 0x*1 0x*2 0x*3 3 0x*4 0x*5 0x*6 0x*7 0x*0 0x*1 0x*2 0x*3 4 0x*4 0x*5 0x*6 0x*7 0x*0 0x*1 0x*2 0x*3 5 0x*4 0x*5 0x*6 0x*7 0x*0 0x*1 0x*2 0x*3 6 0x*4 0x*5 0x*6 0x*7 0x*0 0x*1 0x*2 0x*3 7 0x*4 0x*5 0x*6 0x*7 0x*0 0x*1 0x*2 0x*3 8 0x*4 0x*5 0x*6 0x*7 0x*0 0x*1 0x*2 0x*3 9 0x*4 0x*5 0x*6 0x*7 S29WS512P D0 D1 D2 D3 D4 D5 D6 D7 D1 D2 D3 1WS D5 D6 D7 1WS D2 D3 1WS 1WS D6 D7 1WS 1WS D3 1WS 1WS 1WS D7 1WS 1WS 1WS D4 D4 D4 D4 D8 D8 D8 D8 D5 D5 D5 D5 D9 D9 D9 D9 D6 D6 D6 D6 D10 D10 D10 D10 D7 D7 D7 D7 D11 D11 D11 D11 D8 D8 D8 D8 D12 D12 D12 D12 Address 0x*0 0x*1 0x*2 0x*3 0x*4 0x*5 0x*6 0x*7 0x*8 0x*9 0x*A 0x*B 0x*C 0x*D 0x*E 0x*F Data D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7 D1 D2 D3 D4 D5 D6 D7 D8 D1 D2 D3 D4 D5 D6 D7 1WS D1 D2 D3 D4 D5 D6 D7 1WS D1 D2 D3 D4 D5 D6 D7 1WS D1 D2 D3 D4 D5 D6 D7 1WS D1 D2 D3 D4 D5 D6 D7 1WS D1 D2 D3 D4 D5 D6 D7 1WS D1 D2 D3 D4 D5 D6 D7 1WS D2 D3 D4 D5 D6 D7 D8 D9 D2 D3 D4 D5 D6 D7 D8 D8 D2 D3 D4 D5 D6 D7 1WS 1WS D2 D3 D4 D5 D6 D7 1WS 1WS D2 D3 D4 D5 D6 D7 1WS 1WS D2 D3 D4 D5 D6 D7 1WS 1WS D2 D3 D4 D5 D6 D7 1WS 1WS D7 D3 D4 D5 D6 D7 1WS 1WS D3 D4 D5 D6 D7 D8 D9 D10 D3 D4 D5 D6 D7 D8 D9 D9 D3 D4 D5 D6 D7 D8 D8 D8 D3 D4 D5 D6 D7 1WS 1WS 1WS D3 D4 D5 D6 D7 1WS 1WS 1WS D3 D4 D5 D6 D7 1WS 1WS 1WS D3 D4 D5 D6 D7 1WS 1WS 1WS D3 D4 D5 D6 D7 1WS 1WS 1WS D4 D5 D6 D7 D8 D9 D10 D11 D4 D5 D6 D7 D8 D9 D10 D10 D4 D5 D6 D7 D8 D9 D9 D9 D4 D5 D6 D7 D8 D8 D8 D8 D4 D5 D6 D7 1WS 1WS 1WS 1WS D4 D5 D6 D7 1WS 1WS 1WS 1WS D4 D5 D6 D7 1WS 1WS 1WS 1WS D4 D5 D6 D7 1WS 1WS 1WS 1WS D5 D6 D7 D8 D9 D10 D11 D12 D5 D6 D7 D8 D9 D10 D11 D11 D5 D6 D7 D8 D9 D10 D10 D10 D5 D6 D7 D8 D9 D9 D9 D9 D5 D6 D7 D8 D8 D8 D8 D8 D5 D6 D7 1WS 1WS 1WS 1WS 1WS D5 D6 D7 1WS 1WS 1WS 1WS 1WS D5 D6 D7 1WS 1WS 1WS 1WS 1WS D6 D7 D8 D9 D10 D11 D12 D13 D6 D7 D8 D9 D10 D11 D12 D12 D6 D7 D8 D9 D10 D11 D11 D11 D6 D7 D8 D9 D10 D10 D10 D10 D6 D7 D8 D9 D9 D9 D9 D9 D6 D7 D8 D8 D8 D8 D8 D8 D6 D7 1WS 1WS 1WS 1WS 1WS 1WS D6 D7 1WS 1WS 1WS 1WS 1WS 1WS D7 D8 D9 D10 D11 D12 D13 D14 D7 D8 D9 D10 D11 D12 D13 D13 D7 D8 D9 D10 D11 D12 D12 D12 D7 D8 D9 D10 D11 D11 D11 D11 D7 D8 D9 D10 D10 D10 D10 D10 D7 D8 D9 D9 D9 D9 D9 D9 D7 D8 D8 D8 D8 D8 D8 D8 D7 1WS 1WS 1WS 1WS 1WS 1WS 1WS D8 D9 D10 D11 D12 D13 D14 D15 D8 D9 D10 D11 D12 D13 D14 D14 D8 D9 D10 D11 D12 D13 D13 D13 D8 D9 D10 D11 D12 D12 D12 D12 D8 D9 D10 D11 D11 D11 D11 D11 D8 D9 D10 D10 D10 D10 D10 D10 D8 D9 D9 D9 D9 D9 D9 D9 D8 D8 D8 D8 D8 D8 D8 D8 16 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006 Application Note Figure 7.2 Latency Table for 128 Words Boundary Crossing S29WS256N Initial Start Waits Address 0x78 0x79 0x7A 0x7B 2 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 3 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 4 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 5 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 6 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 7 0x7C 0x7D 0x7E 0x7F Initial Start Waits Address 0x78 0x79 0x7A 0x7B 2 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 3 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 4 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 5 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 6 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 7 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 8 0x7C 0x7D 0x7E 0x7F 0x78 0x79 0x7A 0x7B 9 0x7C 0x7D 0x7E 0x7F S29WS512P Address 0x0 0x1 : 0x78 0x79 0x7A 0x7B 0x7C 0x7D 0x7E 0x7F 0x80 0x81 0x82 0x83 0x84 0x85 0x86 0x87 0x88 Data D0 D1 : D120 D121 D122 D123 D124 D125 D126 D127 D128 D129 D130 D131 D132 D133 D134 D135 D136 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D121 D122 D123 1WS D125 D126 D127 1WS D121 D122 D123 1WS D125 D126 D127 1WS D121 D122 D123 1WS D125 D126 D127 1WS D121 D122 D123 1WS D125 D126 D127 1WS D121 D122 D123 1WS D125 D126 D127 1WS D121 D122 D123 1WS D125 D126 D127 1WS D122 D123 1WS 1WS D126 D127 1WS 1WS D122 D123 1WS 1WS D126 D127 1WS 1WS D122 D123 1WS 1WS D126 D127 1WS 1WS D122 D123 1WS 1WS D126 D127 1WS 1WS D122 D123 1WS 1WS D126 D127 1WS 1WS D122 D123 1WS 1WS D126 D127 1WS 1WS D123 1WS 1WS 1WS D127 1WS 1WS 1WS D123 1WS 1WS 1WS D127 1WS 1WS 1WS D123 1WS 1WS 1WS D127 1WS 1WS 1WS D123 1WS 1WS 1WS D127 1WS 1WS 1WS D123 1WS 1WS 1WS D127 1WS 1WS 1WS D123 1WS 1WS 1WS D127 1WS 1WS 1WS D124 D124 D124 D124 D128 D128 D128 D128 D124 D124 D124 D124 D128 D128 D128 D128 D124 D124 D124 D124 D128 D128 D128 D128 D124 D124 D124 D124 D128 D128 D128 D128 D124 D124 D124 D124 1WS 1WS 1WS 1WS D124 D124 D124 D124 1WS 1WS 1WS 1WS D125 D125 D125 D125 D129 D129 D129 D129 D125 D125 D125 D125 D129 D129 D129 D129 D125 D125 D125 D125 D129 D129 D129 D129 D125 D125 D125 D125 D129 D129 D129 D129 D125 D125 D125 D125 D128 D128 D128 D128 D125 D125 D125 D125 1WS 1WS 1WS 1WS D126 D126 D126 D126 D130 D130 D130 D130 D126 D126 D126 D126 D130 D130 D130 D130 D126 D126 D126 D126 D130 D130 D130 D130 D126 D126 D126 D126 D130 D130 D130 D130 D126 D126 D126 D126 D129 D129 D129 D129 D126 D126 D126 D126 D128 D128 D128 D128 D127 D127 D127 D127 D131 D131 D131 D131 D127 D127 D127 D127 D131 D131 D131 D131 D127 D127 D127 D127 D131 D131 D131 D131 D127 D127 D127 D127 D131 D131 D131 D131 D127 D127 D127 D127 D130 D130 D130 D130 D127 D127 D127 D127 D129 D129 D129 D129 D128 D128 D128 D128 D132 D132 D132 D132 D128 D128 D128 D128 D132 D132 D132 D132 D128 D128 D128 D128 D132 D132 D132 D132 D128 D128 D128 D128 D132 D132 D132 D132 1WS 1WS 1WS 1WS D131 D131 D131 D131 1WS 1WS 1WS 1WS D130 D130 D130 D130 D129 D129 D129 D129 D133 D133 D133 D133 D129 D129 D129 D129 D133 D133 D133 D133 D129 D129 D129 D129 D133 D133 D133 D133 D129 D129 D129 D129 D133 D133 D133 D133 D128 D128 D128 D128 D132 D132 D132 D132 1WS 1WS 1WS 1WS D131 D131 D131 D131 D130 D130 D130 D130 D134 D134 D134 D134 D130 D130 D130 D130 D134 D134 D134 D134 D130 D130 D130 D130 D134 D134 D134 D134 D130 D130 D130 D130 D134 D134 D134 D134 D129 D129 D129 D129 D133 D133 D133 D133 D128 D128 D128 D128 D132 D132 D132 D132 D131 D131 D131 D131 D135 D135 D135 D135 D131 D131 D131 D131 D135 D135 D135 D135 D131 D131 D131 D131 D135 D135 D135 D135 D131 D131 D131 D131 D135 D135 D135 D135 D130 D130 D130 D130 D134 D134 D134 D134 D129 D129 D129 D129 D133 D133 D133 D133 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D120 D121 D122 D123 D124 D125 D126 D127 D121 D122 D123 D124 D125 D126 D127 D128 D121 D122 D123 D124 D125 D126 D127 1WS D121 D122 D123 D124 D125 D126 D127 1WS D121 D122 D123 D124 D125 D126 D127 1WS D121 D122 D123 D124 D125 D126 D127 1WS D121 D122 D123 D124 D125 D126 D127 1WS D121 D122 D123 D124 D125 D126 D127 1WS D121 D122 D123 D124 D125 D126 D127 1WS D122 D123 D124 D125 D126 D127 D128 D129 D122 D123 D124 D125 D126 D127 D128 D128 D122 D123 D124 D125 D126 D127 1WS 1WS D122 D123 D124 D125 D126 D127 1WS 1WS D122 D123 D124 D125 D126 D127 1WS 1WS D122 D123 D124 D125 D126 D127 1WS 1WS D122 D123 D124 D125 D126 D127 1WS 1WS D122 D123 D124 D125 D126 D127 1WS 1WS D123 D124 D125 D126 D127 D128 D129 D130 D123 D124 D125 D126 D127 D128 D129 D129 D123 D124 D125 D126 D127 D128 D128 D128 D123 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Revision History Section Description Revision 01 (October 3, 2006) Initial release Colophon The products described in this document are designed, developed and manufactured as contemplated for general use, including without limitation, ordinary industrial use, general office use, personal use, and household use, but are not designed, developed and manufactured as contemplated (1) for any use that includes fatal risks or dangers that, unless extremely high safety is secured, could have a serious effect to the public, and could lead directly to death, personal injury, severe physical damage or other loss (i.e., nuclear reaction control in nuclear facility, aircraft flight control, air traffic control, mass transport control, medical life support system, missile launch control in weapon system), or (2) for any use where chance of failure is intolerable (i.e., submersible repeater and artificial satellite). Please note that Spansion will not be liable to you and/or any third party for any claims or damages arising in connection with above-mentioned uses of the products. Any semiconductor devices have an inherent chance of failure. You must protect against injury, damage or loss from such failures by incorporating safety design measures into your facility and equipment such as redundancy, fire protection, and prevention of over-current levels and other abnormal operating conditions. If any products described in this document represent goods or technologies subject to certain restrictions on export under the Foreign Exchange and Foreign Trade Law of Japan, the US Export Administration Regulations or the applicable laws of any other country, the prior authorization by the respective government entity will be required for export of those products. Trademarks and Notice The contents of this document are subject to change without notice. This document may contain information on a Spansion product under development by Spansion. Spansion reserves the right to change or discontinue work on any product without notice. The information in this document is provided as is without warranty or guarantee of any kind as to its accuracy, completeness, operability, fitness for particular purpose, merchantability, non-infringement of third-party rights, or any other warranty, express, implied, or statutory. Spansion assumes no liability for any damages of any kind arising out of the use of the information in this document. Copyright © 2006 Spansion Inc. All Rights Reserved. Spansion, the Spansion logo, MirrorBit, ORNAND, HD-SIM, and combinations thereof are trademarks of Spansion Inc. Other names are for informational purposes only and may be trademarks of their respective owners. 18 S71WS512N to S71WS512P 2xWS-N_to_WS-P_AN_01E October 3, 2006